Detalhes da Intel 144

Intel compartilha arquiteturas P- e E-Core no Hot Chips 2023.

No Hot Chips 2023, a Intel revelou os primeiros detalhes aprofundados de seus futuros processadores Xeon Sierra Forest e Granite Rapids de 144 núcleos, com o primeiro composto pelos novos núcleos Sierra Glen E da Intel, enquanto o último emprega os novos núcleos P Redwood Cove . Os próximos chips Xeon de próxima geração serão lançados no primeiro semestre do próximo ano com uma nova arquitetura baseada em blocos que apresenta chips duplos de E/S no processo 'Intel 7' emparelhados com configurações variadas de núcleos de computação gravados no 'Intel 3' processo. Este design permite que a Intel crie vários produtos baseados em diferentes tipos de núcleos, mantendo a mesma configuração subjacente. Sierra Forest e Granite Rapids entram na plataforma Birch Stream com soquete, memória, firmware e compatibilidade de E/S, oferecendo um processo simplificado de validação de hardware. . Eles também são interoperáveis ​​com as mesmas pilhas de software, permitindo assim que os clientes utilizem qualquer um dos chips com base em suas necessidades. A Intel afirma que o design baseado em E-Core do Xeon Sierra Forest de próxima geração fornecerá densidade de rack até 2,5x melhor e 2,4x maior. desempenho por watt do que seus chips Xeon de quarta geração, enquanto o Granite Rapids com P-Core fornecerá 2 a 3x o desempenho em cargas de trabalho mistas de IA, parcialmente resultante de uma melhoria de 'até' 2,8X na largura de banda da memória. Vamos mergulhar.

A Intel inicialmente mudou para uma arquitetura baseada em blocos (tipo chip) com seus processadores Xeon Sapphire Rapids de quarta geração, mas Sierra Forest e Granite Rapids trazem um novo nível de desagregação à abordagem. A Intel empregou um design de quatro matrizes com Sapphire Rapids , com cada matriz contendo uma parte das funções de E/S relevantes, como memória e controladores PCIe. Os novos processadores desagregam completamente algumas funções de E/S em dois chips HSIO separados gravados no processo Intel 7, que oferece o melhor equilíbrio entre custo, potência e desempenho para E/S, enquanto os núcleos da CPU e os controladores de memória residem por conta própria. chips de computação dedicados.

As duas matrizes HSIO são colocadas na parte superior e inferior do pacote do chip com uma a três matrizes de computação no centro, todas amarradas com um número não especificado de interconexões EMIB (Embedded Multi-Die Interconnect Bridge) fundidas dentro do substrato e conectadas a uma interconexão de matriz para matriz em cada extremidade da ponte. Os blocos de computação empregarão núcleos P Redwood Cove (núcleos de desempenho) para Granite Rapids ou núcleos E Sierra Glen para Sierra Forest - a Intel não fornecerá modelos com ambos os tipos de núcleos no mesmo pacote. Os chiplets de computação vêm com o processo Intel 3 habilitado para EUV que apresenta bibliotecas de alta densidade que não foram incluídas no processo Intel 4. A Intel inicialmente adiou seus Granite Rapids Xeons de 2023 para 2024 devido à mudança do design de ‘Intel 4’ para ‘Intel 3’, mas os chips permanecem dentro do cronograma de lançamento no primeiro semestre de 2024. Granite Rapids é o que consideraríamos como um processador Xeon tradicional para data center — esses modelos vêm equipados apenas com núcleos P que podem oferecer o desempenho total das arquiteturas mais rápidas da Intel. Cada P-core vem com 2 MB de cache L2 e 4 MB de L3. A Intel ainda não revelou a contagem de núcleos para Granite Rapids, mas revelou que a plataforma suporta de um a oito soquetes em um único servidor. Enquanto isso, a linha E-core (núcleo de eficiência) da Sierra Forest consiste em chips com apenas núcleos de eficiência menores, muito parecido com o que vemos com os chips Alder e Raptor Lake da Intel, posicionando-os bem para competir com os processadores Arm que estão se tornando mais predominantes no data center. Os E-cores são organizados em clusters de dois ou quatro núcleos que compartilham uma fatia de cache L2 de 4 MB e 3 MB de cache L3. Os processadores equipados com E-Core vêm com até 144 núcleos e são otimizados para máxima eficiência de energia, eficiência de área e densidade de desempenho. Para os modelos de alta contagem de núcleos, cada chiplet de computação E-core possui 48 núcleos. Sierra Forest pode cair em sistemas de soquete único e duplo e tem um TDP 'tão baixo quanto' 200W. Independentemente do tipo de núcleo, cada dado de computação contém os núcleos, cache L2 e L3 e o agente doméstico de malha e cache (CHA) . Eles também abrigam controladores de memória DDR5-6400 em cada extremidade da matriz, com até 12 canais no total (1DPC ou 2DPC) de memória DDR padrão ou da nova memória MCR que fornece 30-40% mais largura de banda de memória do que DIMMs padrão. Como você pode ver acima, os chips de computação virão em tamanhos diferentes com base no modelo, com produtos de matriz de computação única vindos com um cluster de computação maior. A Intel também variará o número de canais de memória por chip de computação – aqui vemos três controladores de memória no produto com um único chip de computação, enquanto designs com dois ou mais chiplets de computação têm dois controladores de memória cada. A decisão da Intel de integrar firmemente seus controladores de memória ao chiplet de computação deve resultar em desempenho de memória superior em algumas cargas de trabalho em comparação com os designs EPYC da AMD, que empregam todos os seus controladores de memória em um dado central de E/S, adicionando assim latência e pontos de contenção. As matrizes de computação compartilham seu cache L3 com todos os outros núcleos no que a Intel chama de “malha logicamente monolítica”, mas também podem ser particionadas em clusters sub-NUMA para otimizar a latência para determinadas cargas de trabalho. A malha une as fatias de cache L3 em um cache compartilhado unificado, que pode totalizar mais de meio gigabyte de capacidade total – quase 5 vezes maior que o Sapphire Rapids. Cada limite de matriz suporta mais de um TB/s de largura de banda entre as matrizes. Combinadas, as duas matrizes HSIO suportam até 136 pistas de PCIe 5.0/CXL 2.0 (dispositivos tipo 1, 2 e 3), até 6 links UPI (144 pistas) e aceleradores de compressão, criptografia e streaming de dados de maneira semelhante aos mecanismos de aceleração do Sapphire Rapids. Cada matriz HSIO também inclui circuitos de controle de energia que gerenciam os chips de computação, embora cada chiplet de computação também tenha seu próprio controle de energia que pode operar de forma independente quando necessário. A Intel agora eliminou a necessidade de um chipset (PCH), permitindo assim que os processadores sejam autoinicializados, assim como os processadores EPYC da AMD.